vivado中set up debug问题

xnj

• 利用FPGA控制AD采样模块通过ila在线调试工具查看读取数据，在这过程中一直是综合可通过，但实现过程一直报错，如下：
• [Place 30-602] IO port 'sys_clk_p' is driving multiple buffers. This will lead to unplaceable/unroutable situation.The buffers connected are:    pll_ip1/inst/clkin1_ibufds {IBUFDS}    pll_ip0/inst/clkin1_ibufds {IBUFDS}
• [Place 30-602] IO port 'sys_clk_n' is driving multiple buffers. This will lead to unplaceable/unroutable situation. The buffers connected are: pll_ip1/inst/clkin1_ibufds {IBUFDS} pll_ip0/inst/clkin1_ibufds {IBUFDS}
• [Place 30-69] Instance pll_ip1/inst/clkin1_ibufds/IBUFCTRL_INST (IBUFCTRL) is unplaced after IO placer
• [Place 30-99] Placer failed with error: 'IO Clock Placer stopped due to earlier errors. Implementation Feasibility check failed, Please see the previously displayed individual error or warning messages for more details.'Please review all ERROR, CRITICAL WARNING, and WARNING messages during placement to understand the cause for failure.
• 使用的软件工具是vivado。请问有人知道怎么解决吗？
  

Love24

报错信息比较明确，port上的差分时钟驱动了两个IBUFDS，工具不允许；

xnj

我在程序中两次调用pll IP核进行时钟的分频，第一个IP核产生采样时钟，第二个IP核产生读取数据的时钟，是这个的原因吗？

Love24

   

xnj 发表于 2022-6-21 20:56
我在程序中两次调用pll IP核进行时钟的分频，第一个IP核产生采样时钟，第二个IP核产生读取数据的时钟，是这 ...

是这个原因，你用一个PLL就可以了，一个PLL可以分频/倍频产生多个时钟；

xnj

   

Love24 发表于 2022-6-22 13:55
是这个原因，你用一个PLL就可以了，一个PLL可以分频/倍频产生多个时钟；
...

多谢你的回复，我目前使用的开发板在利用PLL进行时钟分倍频操作时，提示的时钟输出端口只有两个，但我在程序设计过程中需要对系统时钟进行三次分倍频操作，所以之前在设计中调用了两次PLL IP核，但这种操作无法综合，我现在将采样数据时钟和读取数据时钟设置一样，会不会造成在读取数据时有遗漏情况

Love24

   

xnj 发表于 2022-7-7 16:30
多谢你的回复，我目前使用的开发板在利用PLL进行时钟分倍频操作时，提示的时钟输出端口只有两个，但我在 ...

首先，你会使用IBUFDS将管脚上输入的来自差分晶振的时钟转成单端时钟，然后将单端时钟接PLL，PLL可以分频/倍频产生多个时钟，印象中可以有6、7个，这个跟开发板没关系，是FPGA内部的IP，而且PLL还可以级联从而产生更多时钟，没理解你说的时钟输出端只有两个是什么意思，这里的报错原因是你把管脚上输入的差分时钟接了两个IBUFDS，这个是不允许的。

xnj

   

Love24 发表于 2022-7-8 09:56
首先，你会使用IBUFDS将管脚上输入的来自差分晶振的时钟转成单端时钟，然后将单端时钟接PLL，PLL可以分频/ ...

好的，我理解你的意思了。我之前说的输出端只有两个 是图片中的意思，每次只能分出两个clk_out。我使用的是双通道采样板，所以在控制程序中使用了两次IBUFDS语句，你的意思是这样的操作是不允许的，是吧。