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[求助] oos 比较器开关时序

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发表于 2022-6-6 10:54:25 | 显示全部楼层 |阅读模式

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最近在设计SAR ADC中比较器,采用如图所示结构。我和同事在时序失调消除开关断开的时序有争议,同事采用的是首先处理输入部分的开关,最后断开s1n和s2n;我认为按照电容采样原理,应该首先s1n和s2n。注:总延时在2ns内;两种时序时序方式corner后仿及MC后仿都满足需求。
请各位提点意见,万分感谢!


16110718268c38c1607fd0f833.png
发表于 2022-6-6 12:28:58 | 显示全部楼层
你同事是对的
发表于 2022-6-6 14:45:07 | 显示全部楼层
本帖最后由 luminedinburgh 于 2022-6-6 15:22 编辑

我发现多级积分器也有类似的时序考虑,我做了一个仿真,结论是左边先断,因为只要右边还在AZ,左边断开引入的失配电荷能被抑制。
但是这非常依赖于delay的时间以及每一级比较器的开环速度,如果误差没有及时传递到后级,就几乎没有这个作用(不过总会有一些瞬间的feedthrough吧),不知道您右边先断主要的考虑是?不可能仅仅因为S/H电路右边先关只引入与信号无关的失配吧?

1) 每个放大器gmR-OTA模型,Gain=1u*10M=10, Cin=10f, Cout=10f,无offset
2) AZ电容都是1pF,理想switch,Ron=1,上面的开关分别设置10fF的寄生电容模拟沟道电荷,下面无寄生
3) 虚线框额外的OTA是为了保证每一级的电荷注入时看到的阻抗一致。

S1->S2->S3,各延迟1us, 最终VOUT,S123贡献以及总和:
23.8mV + 33.3mV + 117.7mV,总和184.5mV
S3->S2->S1,各延迟1us,最终VOUT,S123贡献以及总和:
11.5V + 1.16V + 117.7mV,总和12.7V

图片.png
发表于 2023-12-24 20:06:18 | 显示全部楼层
本帖最后由 ren727 于 2023-12-24 20:08 编辑

楼主你好,我也觉得应该是输出开关先断,s1n和s2n断了以后,那边电荷不变,然后再断输入处的开关,输入处开关引入的失调,应该不会有影响吧,接通Vin就恢复了。但是我看资料都说先断输入处的开关,有点奇怪
发表于 2023-12-24 20:11:28 | 显示全部楼层


luminedinburgh 发表于 2022-6-6 14:45
我发现多级积分器也有类似的时序考虑,我做了一个仿真,结论是左边先断,因为只要右边还在AZ,左边断开引入 ...


你好,我觉得左边断开引入的失配电荷不会有影响,因为接通Vin就会恢复。类似于下极板采样的时序。但是资料都说应该左边先断开,有点疑惑
发表于 2023-12-25 13:54:43 | 显示全部楼层


ren727 发表于 2023-12-24 20:11
你好,我觉得左边断开引入的失配电荷不会有影响,因为接通Vin就会恢复。类似于下极板采样的时序。但是资 ...


1)电压会恢复,但是电荷已经错了,关注的是电容上的电荷,而非单端的电压;
2)右边先断也会电荷注入,只不过粗略认为与输入无关,因此是固定失调。
发表于 2023-12-26 09:34:13 | 显示全部楼层


luminedinburgh 发表于 2023-12-25 13:54
1)电压会恢复,但是电荷已经错了,关注的是电容上的电荷,而非单端的电压;
2)右边先断也会电荷注入, ...


我觉得这个就跟下极板采样一样,只要输出点的电荷不变,输入的电压和电荷怎么变都无所谓,只要最终电压稳定就行了。除非输入前面是用电容耦合的,这样电压不能恢复,也跟输入点的电荷有关,比如这里的中间极。
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