SRAM的RET和CSB可以同时拉低拉高吗？

790922706

SRAM的RET（retention）和CSB（使能）可以同时拉低拉高吗？我看SRAM的说明里retention到CSB信号的通路是有一个holdtime的，大概5ns的样子，但是我现在RTL里是把retention 和 csb一起拉高拉低的，门仿里没问题（没加时序），但是不知道后仿会不会出问题，有大佬知道吗？

Y__Y

应该可以让后端工程师对这种特殊的时序做约束，然后端会做timingcheck，后仿时可以再验证一次。

dapendaren

会出问题的，你先在用的应该是SRAM不带timing的behaviour verilog model，只验证功能，再实际电路中RET从retention出来以后需要一段时间recover才能把CSB使能的

790922706

dapendaren 发表于 2022-5-30 08:34
会出问题的，你先在用的应该是SRAM不带timing的behaviour verilog model，只验证功能，再实际电路中RET从re ...

好的好的，感谢，使能我改了，但是关断的话可以同时吗？这个感觉应该没有多大影响？

790922706

Y__Y 发表于 2022-5-29 23:14
应该可以让后端工程师对这种特殊的时序做约束，然后端会做timingcheck，后仿时可以再验证一次。 ...

好的，我改掉了

dapendaren

790922706 发表于 2022-5-30 11:14
好的好的，感谢，使能我改了，但是关断的话可以同时吗？这个感觉应该没有多大影响？
...

应该影响不大，但是一般还是需要一段时间再进入retention的