在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1601|回复: 1

[讨论] verilog例化的时候使用M1 U_M1(.*);这是自动匹配吗?

[复制链接]
发表于 2022-5-25 18:29:54 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 qizhrj 于 2022-5-25 18:46 编辑

看一个代码的时候看到一个这样的使用方法,查手册也没有找到相关介绍,哪位能告知一下verilog手册里哪有这样的描述。


 楼主| 发表于 2022-5-25 18:48:04 | 显示全部楼层
systemverilog
23.3.2.4 Connecting module instances using wildcard named port connections ( .*)
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-18 01:30 , Processed in 0.104597 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表