求问关于芯片RDL良率问题

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公司的芯片在封装时由于PAD排布问题，需要利用RDL对用到的SDRAM进行PAD重排。但是只进行一层RDL的话线走不通，而采用两层RDL的话厂家反馈SDRAM的良率就会大大降低（90%以上-->70%左右）。请问各位网友，为什么加了一层良率就会降低如此之多？

wsmysyn

是不是工厂工艺问题？或者pad的间距大小比较极限？这个有点太低了，我们之前做的3P3M，FCBGA封装，RDL的良率几乎99%，后来做3P2M，也没这么差

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wsmysyn 发表于 2022-5-24 15:11
是不是工厂工艺问题？或者pad的间距大小比较极限？这个有点太低了，我们之前做的3P3M，FCBGA封装，RDL的良 ...

多谢回答。那看来就是工艺厂的问题了，刚问了同事他也觉得良率这么低有些不可思议。

另外，请问您是哪家厂商？知不知道台湾有哪个厂商可以做这个？

wsmysyn

-Answer- 发表于 2022-5-24 15:40
多谢回答。那看来就是工艺厂的问题了，刚问了同事他也觉得良率这么低有些不可思议。

另外，请问您是哪家 ...

3P3M是国内的，前三大厂做的。台湾做的3P2M，，chipmos，了解下
国内那个是bumping的RDL长铜柱，台湾做的是bonding RDL pad，材质不一样

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wsmysyn 发表于 2022-5-24 15:53
3P3M是国内的，前三大厂做的。台湾做的3P2M，，chipmos，了解下

非常感谢！

wsmysyn

-Answer- 发表于 2022-5-24 15:56
非常感谢！

客气，刚好我们之前做过，去年花了一个多月时间询遍各大厂

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wsmysyn 发表于 2022-5-24 16:29
客气，刚好我们之前做过，去年花了一个多月时间询遍各大厂

做IC要趟的路实在是太多了。

wsmysyn

-Answer- 发表于 2022-5-24 16:38
做IC要趟的路实在是太多了。

说多了都是泪，不过趟过之后就好些了，大概了解各家的能力如何，后续的项目就少走弯路了。

piao

二位请教一下， RDL layer的sheet res 大概是多少？ 谢了先, rule能share一下吗？

wsrzsg

wsmysyn 发表于 2022-5-24 15:53
3P3M是国内的，前三大厂做的。台湾做的3P2M，，chipmos，了解下
国内那个是bumping的RDL长铜柱，台湾做 ...

了解下bumping RDL 长PAD？我理解bumping要么长铜柱要么直接长锡球。做PAD是还要做wire bond? 纯属好奇哈。