systemverilog中的条件约束->，有大佬可以解释一下吗？

suosuo0624

systemverilog中->条件约束，双向约束是什么意思?还有就是(A==1)->(B==0)等价于!A||B  这个看的有点不懂，请各位大佬答疑一下，谢谢了。

anpengfei

你写错了吧，是A -> B，或 (A==1) -> (B==1)
B的取值满足 A -> B这个约束，即满足A -> B为真
A=1时只有B=1时，!A || B为真，相当于A=1时候constraint B值为1
A=0时B取任意值，!A || B都为真，相当于A=0时候unconstraint B值
就是Std后面那句话意思啊

tom9393

二楼正解！