小白问题,只有verilog源码,怎么使用fc导入设计呢?

gt2000 · 发表于 2022-5-17 19:27:58

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之前用dct,会生成.def文件,但是fc本身就代替了dc和icc,fc开始就是建lib和建block.我只有.v源码.
在建lib时,感觉它只是建了一个空库.

gt2000 · 发表于 2022-5-20 19:24:35

有人可以指点一下吗

陈涛 · 发表于 2022-5-21 11:04:42

DCT应该也是需要输入physical constraint，def或者fp.tcl，你可以使用同样的输入，或者在FC里面自己做floorplan

gt2000 · 发表于 2022-5-21 23:19:44

陈涛发表于 2022-5-21 11:04
DCT应该也是需要输入physical constraint，def或者fp.tcl，你可以使用同样的输入，或者在FC里面自己做floor ...

谢谢,有fc上可以跑的dc例程可以分享一下吗?有它可以少走很多弯路,原先的例子在fc上跑不起来.

[求助] 小白问题,只有verilog源码,怎么使用fc导入设计呢?