verilog-a和无法和mos管放在一起仿真

渊默 · 发表于 2022-5-17 11:26:19

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小白求助，我用verilog-a建模，还适用了modelwriter做模块，单独都是可以出结果的，理想模块后面接电容就可以用，但是无法放mos管，报出来以下错误

loopgain · 发表于 2022-5-18 09:03:23

应该可以一起仿真，好像目前问题是不能生成netlist

chenthree723 · 发表于 2022-5-18 14:31:18

看看你的switch view list里的参数设置是不是包括cmos_sch cmos.sch以及veriloga，另外model library里是不是没有添加工艺文件。

522526tl · 发表于 2022-5-18 23:46:27

你的config设置问题吧，我们经常用Verilog-A写一些激励信号帮助进行模拟或者射频的仿真

[求助] verilog-a和无法和mos管放在一起仿真