在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

EETOP 创芯网论坛 (原名:电子顶级开发网)

便捷登录,只需一步

找回密码

  登录   注册  

快捷导航
搜帖子
芯片精品文章合集(500篇!)    创芯人才网--重磅上线啦!
查看: 277|回复: 3

[求助] 关于12bit20M分段SAR数字逻辑控制部分产生底噪

[复制链接]
发表于 2022-5-11 21:07:10 | 显示全部楼层 |阅读模式
300资产
205615mivmvmmu4gvu4z6v.png
TSMC.18工艺,下极板采样,采样频率20M,数字逻辑控制电路如上,VREF为1.6V,差分输入幅度0.78mV,频率为11*20M/1024,采取1024个点进行fft分析,分段电容分为7-5段,然后问题就是,当我在Cadence中仿真,除了上图中的数字逻辑模块用理想之外,其他都用实际器件,仿真结果fft为74db,enob12位,当把LSB段的数字逻辑模块换成实际之后,fft结果仍然接近74db,到这里都没有问题,然后当我从MSB最低位MSB-6开始替换起,替换到MSB-5位时,输出fft结果底噪抬升很多,然后只有53db,但是我看了下结果波形,感觉逻辑部分并没有出错,而且比较器比较也都是在电压稳定的情况下进行比较的,而数字逻辑模块中的反相器也是根据下极板切换开关的大小进行相应增大,各位知不知道这种情况大概是因为什么原因导致的
210422kkcag949a4yid90o.png

 楼主| 发表于 2022-5-12 01:52:00 | 显示全部楼层
有没有可能是因为采样点数只有1024个,从而导致频谱泄露了
回复

使用道具 举报

发表于 2022-5-12 09:31:29 | 显示全部楼层


BEtraied 发表于 2022-5-12 01:52
有没有可能是因为采样点数只有1024个,从而导致频谱泄露了


采样点数只会影响你的process gain,不会导致频谱泄露。怀疑是信号delay之类的导致,你可以先确认一下时序,或者降频再试试
回复

使用道具 举报

 楼主| 发表于 2022-5-12 12:18:50 | 显示全部楼层
但是奇怪的是我同一个电路采样1024和4096个点的fft结果在下面 image.png
回复

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

关闭

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网 ( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2022-5-27 08:15 , Processed in 0.066301 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表