关于12bit20M分段SAR数字逻辑控制部分产生底噪

BEtraied · 发表于 2022-5-11 21:07:10

TSMC.18工艺，下极板采样，采样频率20M，数字逻辑控制电路如上，VREF为1.6V，差分输入幅度0.78mV，频率为11*20M/1024，采取1024个点进行fft分析，分段电容分为7-5段，然后问题就是，当我在Cadence中仿真，除了上图中的数字逻辑模块用理想之外，其他都用实际器件，仿真结果fft为74db，enob12位，当把LSB段的数字逻辑模块换成实际之后，fft结果仍然接近74db，到这里都没有问题，然后当我从MSB最低位MSB-6开始替换起，替换到MSB-5位时，输出fft结果底噪抬升很多，然后只有53db，但是我看了下结果波形，感觉逻辑部分并没有出错，而且比较器比较也都是在电压稳定的情况下进行比较的，而数字逻辑模块中的反相器也是根据下极板切换开关的大小进行相应增大，各位知不知道这种情况大概是因为什么原因导致的

BEtraied · 发表于 2022-5-12 01:52:00

有没有可能是因为采样点数只有1024个，从而导致频谱泄露了

ZZW_semic · 发表于 2022-5-12 09:31:29

BEtraied 发表于 2022-5-12 01:52
有没有可能是因为采样点数只有1024个，从而导致频谱泄露了

采样点数只会影响你的process gain，不会导致频谱泄露。怀疑是信号delay之类的导致，你可以先确认一下时序，或者降频再试试

BEtraied · 发表于 2022-5-12 12:18:50

但是奇怪的是我同一个电路采样1024和4096个点的fft结果在下面

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