关于chip top的LVS问题

menghahameng · 发表于 2022-4-28 13:57:57

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情况是这样的的，我们的chip top是包括一些core、PHY IO和 Analog top的，最后总的GDS是由这几部分merge到一起的，网表是include分别的网表在一起的。在进行chip top的LVS验证的时候，如果我们把analog top 模块BOX掉，chip top的LVS就能通过，一旦不把analog top BOX掉，就会有LVS错误（analog top单独跑LVS也是没有问题的），不知道什么原因，请大佬指教。

fengrlove · 发表于 2022-4-28 15:14:31

电源地 global了？ port顺序调好了？不同地隔离了？分别调用数字库？

menghahameng · 发表于 2022-4-28 16:32:46

fengrlove 发表于 2022-4-28 15:14
电源地 global了？ port顺序调好了？不同地隔离了？分别调用数字库？

多谢大神，我是个新手，还想请教1.为啥要调port顺序呢，是调哪里的port的顺序呢

2.分别调用数字库是什么意思呢，按理说我们merge后的GDS最后用的是相同的数字库才对
烦请请指教~~

fengrlove · 发表于 2022-4-28 16:43:03

1、你产生的netlist是connect by name吗？如果不是的话，你top netlist调用的数字blk的port顺序要和单独的数字blk netlist的port顺序一致。
2、如果只有一套数字库的话，可以忽略这个问题。
3、是否允许gate swap？

kai123. · 发表于 2022-4-29 10:13:00

我觉得是你的网表里数字端口与模拟端口对应不上导致的，就是你模拟cdl与数字cdl是ok的，merge在一起的时候，模拟是要调用数字的cdl

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