求反相器的VerilogA的代码，用在cadence里的

its_aleix

我写了一个计数器，但是我发现一旦和前面的模拟模块一起仿真就报错
错误信息是netlist.vams里面
port name XX is invalid or has multiple connections
查了半天说我没实例化，但是verilog-a也需要和verilog一样实例化吗， 小白不太懂

cupy001

   

GXR_0112 发表于 2024-11-2 08:20
感觉是没定义intial_step

我觉得也是，上述代码只能捕获上升沿，下降沿，对一个固定不变的电平判断不了，需要在捕获边沿前再定义一个初始状态，代码修改如下：


analog begin
       @(initial_step)
        OUT_val=(V(IN)>vtrans) ? 0:3.3;//判断初始状态，高于1.65时为0，低于1.65为3.3
       @(cross(V(IN)-vtrans,1))
        OUT_val=0;
       @(cross(V(IN)-vtrans,-1))
        OUT_val=3.3;
       V(OUT)<+transition(OUT_val,tdelay,trise,tfall);
end