uvm如何独立的给dut输入

不知名的wei

我是一个验证小白，想请教一下一个关于uvm中给dut 多激励的情况。
假设现在异步fifo的端口如下:
(
//写端口
input wclk,
input wen,
input [DATA_WIDTH-1:0] wdata,
//读端口
input rclk,
input ren,
output reg [DATA_WIDTH-1:0] rdata,
//其余端口
  output full,
  output empty,
  input rst  
);

因为读写端口的输入是独立，那么怎么采样才能并行的在driver中驱动输入端口了？  
所谓独立驱动，指的是在读端口按照读时钟给，写端口按照写时钟给，且这两个要能并行进行，这样才能模拟真实的场景。
同时，moniter和socboard又该怎么做了？
不知道有没有大佬能给我指导一下？
谢谢

飞翔的马甲

读口和写口分别创建interface，通过两个driver并行驱动

不知名的wei

飞翔的马甲 发表于 2022-4-18 16:36
读口和写口分别创建interface，通过两个driver并行驱动

谢谢
那这个socreboard怎么做了？
怎么才能根据两个独立的不相关的输入判断dut输出是否正确

lhy624689564

不知名的wei 发表于 2022-4-19 09:42
谢谢
那这个socreboard怎么做了？
怎么才能根据两个独立的不相关的输入判断dut输出是否正确

两个独立的monitor去采，采到的数据送到同一个scoreboard里，采到的wdata只管push到队列里，每采到一组rdata，就从队列里pop出一个比对

飞翔的马甲

lhy624689564 发表于 2022-4-19 11:40
两个独立的monitor去采，采到的数据送到同一个scoreboard里，采到的wdata只管push到队列里，每采到一组rd ...

也不是这么简单的。因为楼主的需求是，读写口分别独立的发激励，因此就存在一写多读，多写一读，读写冲突的情况。读到的值和写入的值数量不一定是相等的。所以如果dut是类似一个memory/fifo这样的，考虑到读写延时，最好能时序建模了。

不知名的wei

飞翔的马甲 发表于 2022-4-19 14:29
也不是这么简单的。因为楼主的需求是，读写口分别独立的发激励，因此就存在一写多读，多写一读，读写冲突 ...

我的需求确实是您说的这样
那您具体说说吗？
不是很明白

happydogo

不知名的wei 发表于 2022-4-20 09:38
我的需求确实是您说的这样
那您具体说说吗？
不是很明白

看你的端口描述，就是一个通用fifo的读跟写，不存在空读、满写吧？

不知名的wei

happydogo 发表于 2022-4-27 18:21
看你的端口描述，就是一个通用fifo的读跟写，不存在空读、满写吧？

应该存在欸