ldmos的耐压问题

344906150 · 发表于 2022-4-8 21:20:05

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用了普通的逻辑工艺做了一个升压电路，大概有5-6V之间，害怕普通的native的管子（1.2V）或者IO器件（2.5V)电压耐不住，然后就采用了LDMOS看手册上说是漏端5v,栅端2.5V，因为产生的高压在一些情况下VGS/VDS会超过5v,但是没有从工艺文档中查到任何关于耐压的数据，希望懂器件的大佬可以给与指点。

344906150 · 发表于 2022-4-9 16:13:27

顶起来

gcwen · 发表于 2022-5-23 12:49:17

找厂家要，一般都有BV这一项的。

344906150 · 发表于 2022-5-24 18:11:39

gcwen 发表于 2022-5-23 12:49
找厂家要，一般都有BV这一项的。

您好感谢回复在HSPICE模型参数中看到了BV 这一项的参数所有管子甚至NATIVE的管子都是接近10V的，但查询手册意思是D和S端的击穿电压，但是还是不能明确VGS和VDS能不能耐住这么高的电压，仿真时看不出会不会击穿的。

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