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[原创] 关于Sigma-delta ADC电路设计的一点心得

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发表于 2022-4-5 10:24:27 | 显示全部楼层 |阅读模式

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1.调制器电路出现了偶次谐波和奇次谐波的问题,奇次谐波可能是由于输入幅值过大等原因引起,但是做的差分电路可以很好的抑制偶次谐波,百思不得其解。
解决办法:查找电路,逐个模块分析,第一级积分器的传输门开关替换成了栅压自举开关;两相不交叠时钟电路的p1和p1d信号标反了,重新改正;静态比较器的延迟时间过长满足不了要求,修改为动态比较器。(相关的参考论文放在文后)

2.第一版电路用的运放是别人帮忙设计的,由于没有特别要求功耗多少,测试完整体电路最后才发现功耗高出了天际,最后痛定思痛还是自己设计运放这个主核心电路,做完后发现也没有那么难,可以自己根据要求设计性能不同的1234级积分器使用的运放。(两级密勒补偿运放和折叠式共源共栅运放)


3.我参加了一个电路设计的比赛,由于做电路以来基本是靠自己摸索,所以基础上有些薄弱,很多知识点理解不了,现在向各位前辈和同行请教一下这些参数是如何实现的,需要什么样的电路结构?主要是9等效输入噪声怎么体现和10速率低的有效位数明显很高,是要以这个标注设计指标吗?

修改前

修改前

修改后

修改后


比赛指标

比赛指标


比赛2ksps电路输出

比赛2ksps电路输出

比赛5sps电路输出

比赛5sps电路输出
 楼主| 发表于 2022-4-5 10:27:39 | 显示全部楼层
还想请问一个问题,大家在测试FFT的时候,会把举例1.带宽100-1000HZ ,SNDR110dB;2.带宽1-1000HZ,SNDR95dB,哪个作为测试结果呢,我知道可以通过加斩波消除低频噪声,最近在做
 楼主| 发表于 2022-4-5 10:31:35 | 显示全部楼层
动态比较器

strongARM_LATCH.pdf

2.37 MB, 下载次数: 184 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2022-4-5 11:36:09 | 显示全部楼层
24bit啊,仿真出来才这么点?16都没到啊~我看TI原来有款芯片是用的5阶单bit
测噪声把输入短接起来到共模就是了~
发表于 2022-4-5 17:25:48 | 显示全部楼层
3阶1bit?为啥不做3阶3bit
发表于 2022-4-5 17:30:33 | 显示全部楼层


new_bird 发表于 2022-4-5 10:27
还想请问一个问题,大家在测试FFT的时候,会把举例1.带宽100-1000HZ ,SNDR110dB;2.带宽1-1000HZ,SNDR95dB, ...


我理解是除开直流部分,因此需要从1Hz开始算
发表于 2022-4-5 19:24:19 | 显示全部楼层
kanakna
 楼主| 发表于 2022-4-6 10:22:02 | 显示全部楼层


novaming 发表于 2022-4-5 11:36
24bit啊,仿真出来才这么点?16都没到啊~我看TI原来有款芯片是用的5阶单bit
测噪声把输入短接起来到共模就 ...


上面的结果是两版电路 电源工艺结构都不一样
 楼主| 发表于 2022-4-6 10:23:53 | 显示全部楼层


2013102063 发表于 2022-4-5 17:25
3阶1bit?为啥不做3阶3bit


可以考虑多位量化,之前也做过,只是结果没有理论上的每加一位量化就会多6dB
发表于 2022-4-6 20:11:30 | 显示全部楼层
effective resolution,非effective number of bit
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