[求助] 时序违例原因

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aiqiongqiong

发表于 2022-3-31 14:07:18 | 显示全部楼层 |阅读模式

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FPGA综合时，时钟频率为200M，时序违例全部来自于用作FIFO的RAM的时钟管脚U0/inst_fifo_gen/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.mem/gbm.gbmg.gbmga.ngecc.bmg/inst_blk_mem_gen/gnbram.gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[1].ram.r/prim_noinit.ram/DEVICE_8SERIES.NO_BMM_INFO.SDP.SIMPLE_PRIM36.ram/CLKBWRCLK，大家知不知道这个原因可能是因为什么？谢谢

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