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[求助] 数模混仿,vcs+xa问题请教

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发表于 2022-3-25 21:43:20 | 显示全部楼层 |阅读模式

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如题,求教。我现在跑的是verilog-top,调用SPICE子模块,数模接口处有一组inout的总线IO<7:0>,
仿真已经跑通,结果也是对,但是从子模块IO输出时,从verilog顶层看到是Z态,spice这一层看到明明是有数据的。
查看了网表,连接没有问题,IO输入数据也是对的,就是输出数据,顶层上看不到数据。
如下如所示,第一行是spice模块看到的IO,第二行是verilog顶层看到的IO,在输出数据是,为Z态
image.png
image.png
发表于 2022-4-2 19:01:30 | 显示全部楼层
混仿尽量从waveform里面加载信号,从代码窗加信号很容易出奇奇怪怪的问题
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