器件为什么可以置于不同电压的ISO

marsveda

请教各位一个问题，像SMIC018里面n50_hvbn的器件有分n50_hvbn_6v_ckt，12v_ckt，30v_ckt，40v_ckt，每个打开之后会发现MOS的组成都一样，不同的是ISO的电压，我想问一下为什么相同的MOS组成为什么可以放低压ISO，也可以放高压的ISO

hzyf

ISO 到 SUB 的间距不一样

marsveda

hzyf 发表于 2022-3-14 20:43
ISO 到 SUB 的间距不一样

这个我知道，我要问的是为什么只有这个区别，明明MOS的GATE,SOURCE,DRAIN都一样，为什么能放不同的ISO，为什么会出现这样的器件设计，为什么器件的GATE,SOURCE和DRIAN接低压，ISO接高压没事

hzyf

marsveda 发表于 2022-3-14 21:01
这个我知道，我要问的是为什么只有这个区别，明明MOS的GATE,SOURCE,DRAIN都一样，为什么能放不同的ISO， ...

这个ISO的耐压是指ISO到SUB的耐压可以到达6,12,30,40V，因为SUB通常接地，所以ISO接高压需要考虑ISO到SUB之间的耐压。
内部的source，drain，gate也是有耐压要求的，不是说不能接高压，假如压差不能超过5V，例如Vgs=5V，但是Vg可以等于40V，Vs=35V。

立杨

PDK提供的直接使用就行，置于构造差别不管你是做layout，还是schematic应该都不用去深究为什么吧？

alice7caoqing

虽然构造相似，但是不同电压在制造过程中掺杂不一样吧？

level90

hzyf 发表于 2022-3-15 11:09
这个ISO的耐压是指ISO到SUB的耐压可以到达6,12,30,40V，因为SUB通常接地，所以ISO接高压需要考虑ISO到SUB ...

专业！

补充
楼主可以看下工艺规则或者drc/lvs的rule，里面有些会标注。
有些不同mos，如你说的 6v_ckt，12v_ckt，30v_ckt
可能单纯只是layout识别层不同（并不是mask层，工艺处理上是完全一样的Mos）
我想可能是为了让RD版图方便确认是否有把mos放在了不符合电路要求的iso-nwell区域。。

weerqwe864

iso和sub之间的物理结构不同，你只看到内部device结构一样，可以看一下外面iso/nbl和sub的关系结构，包括一些标识层的逻辑运算。