SigmaDelta-ADC中，PGA后面需要额外的Buffer驱动采样电路吗？

lnq1993

luminedinburgh 发表于 2022-3-7 14:19
谢谢谢谢！想问问您这个pre-charge buffer有论文推荐吗？

就是根据你的input sampling cap Cs设计一个buffer能在1/4 fmod clock cycle里charge up Cs，需要一定的BW, 不care noise performance
一般就rail to rail的two-stage class AB amplifier, paper太多了

luminedinburgh

lnq1993 发表于 2022-3-9 08:22
就是根据你的input sampling cap Cs设计一个buffer能在1/4 fmod clock cycle里charge up Cs，需要一定的B ...

好的谢谢！

风也信子

luminedinburgh 发表于 2022-3-8 11:50
感谢！还有一点想继续请教您！
这个AAF一般就是简单的RC吧，是不是不会做成activ的，那SC采样电路需要的电 ...

这几家很早期的产品的确有片外挂大电容情况，特意看了下，cirruslogic还有需要片外buffer的场景，TI/ADI现在也都还有一部分高精度测量产品片外需要挂电容滤波的，但我没有看到纯粹PGA后面级联RC且把RC拿来当AAF的case，你如果有可以发出来看看；
两种典型场景，早期TI，现在芯海等，高精度AD片外确有滤波电容，但仔细看他PGA架构，RC基本是放在PGA中间级，后面还有buffer，RC低带宽不需要去响应SC网络。这种测量场景信号带宽低，内部AAF代价相对高，所以仍然有很多片外电容方案
cirruslogic片外buffer场景，尽管电容可能比较大，但有可能没有R或者R放进PGA环路内，用PGA的环路带宽来响应SC网络。
所以我觉得，说PGA速度时应该包含两方面，一是PGA传函的带宽，这个决定信号通过程度，二是PGA环路带宽，这个决定应对SC网络时恢复能力

luminedinburgh

风也信子 发表于 2022-3-10 10:29
这几家很早期的产品的确有片外挂大电容情况，特意看了下，cirruslogic还有需要片外buffer的场景，TI/ADI ...

谢谢您！PGA直接带RC驱动采样电路的Spec.
1）CS5530, page 11，片内R=1K，片外22nF
2）ADS1282, page 14，2amp-IA，片内R=300，片外10nF

您说的R放在环路内的情况，比如电阻反馈路径并联RC就能实现信号BW很小，但是驱动SC的GBW的很快，这个可以实现信号源噪声的抗混叠，可是PGA自身的噪声全部混叠进去了...我是初学者，不知道这样理解对不对，放在RF的概念里，就是Noise Figure比较差。

其实我的问题是来自于ADS131E08，这个是2amp-IA结构的PGA实现1~12倍增益。对于这个结构有一个巨大的疑问就是，SDM采样1MHz，但是推算出的PGA的GBW很低384kHz (page22)，后面应该是带了一个237KHz的抗混叠滤波器。框图没有Buffer，PIN脚没有外接的滤波电容，估算他的功耗似乎也没有Buffer（至少没有那种一直工作的Buffer），就感觉他这个结构SDM采样电容不可能settle。

不完全settle的话，RC还好可能偏向线性误差，但Slew会引入非常大的非线性。没有nF级的电容提供电荷，PGA自身GBW又很低，那就只有buffer一条路了？但是功耗又很低，似乎只能是precharge buffer的这种情况，甚至precharge buffer可能是复用PGA输出级的情况？但是功耗/GBW这么低的情况感觉难以实现，不知道是不是我存在一些认知上的盲区。

风也信子

luminedinburgh 发表于 2022-3-10 11:37
谢谢您！PGA直接带RC驱动采样电路的Spec.
1）CS5530, page 11，片内R=1K，片外22nF
2）ADS1282, page 14， ...

这两个case其实电容不算大，硬驱是没问题的ADS131E08这个架构是使用最多的，肯定也没问题，datasheet里给出的237k@gain1/32k@gain12只是信号带宽而已(-3dB)，并不代表PGA的响应速度。响应速度是由环路带宽来决定的，datasheet肯定不会告诉你是多少，但可以猜，SC频率1M，环路带宽肯定是大于1M的
考虑一个RC网络由理想电压源vdc驱动，然后再去驱动一个fs的SC网络，该RC网络信号带宽跟响应带宽是一样的，1/2piRC，它如果低于fs，显然是无法建立的；但级联在PGA后边的RC应当视为PGA的负载，应当视他们为一个整体，信号带宽做低来充当AAF，但环路带宽不低啊，SC网络采样时会有个glitch，比方说这个C有10nF，采样电容10pF，开关导通瞬间有个0.1%的下降，这个扰动会全部或部分加到PGA(不含RC)的输出，PGA环路会根据自身带宽来快速响应这个扰动，目标是恢复稳态。vdc驱动RC在扰动响应时vdc是不变的，没有足够时间是无法settle的，但由有源器件驱动的RC在响应扰动时，有源器件的输出甚至会过冲，以保证有足够电流流过R促使C settle，这是两个人的区别，本质是环路带宽促使环路快速回复稳态，仿真一下会有更深体会
当然这个架构也不是没有问题，高增益时环路带宽或许会下降，或许后面按需还会加个full-diff buffer

luminedinburgh

风也信子 发表于 2022-3-10 14:58
这两个case其实电容不算大，硬驱是没问题的ADS131E08这个架构是使用最多的，肯定也没问题，datasheet里给 ...

嗯谢谢，classAB输出级通过Cc，kickback回来的电压确实会boost slew的效果，我这个确实需要再去仔细仿真体会一下！