LDO带载相位裕度问题

WengJY · 发表于 2022-2-24 10:01:49

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给时钟模块做了一个LDO，不带该模块时相位裕度如下所示，主极点和次极点为米勒二级运放的两个输出点，stb仿真结果如下图所示

但是如果带上时钟模块，stb仿真结果如下图所示，这样的相位裕度对瞬态响应有什么影响吗？

同时，困惑在于当将一个LDO用作某固定模块的电源时，如何仿真所谓的带载情况？我是用固定电压除以理想源下该固定的模块的均值电流得到负载电阻，然后以该负载电阻来模拟该固定模块，这样的方法是否正确？

kevin531904 · 发表于 2022-2-24 10:14:21

无电路，零极点分析了没

WengJY · 发表于 2022-2-24 10:22:35

这是LDO的电路图，大约挂了20pF的decoulp cap

WengJY · 发表于 2022-2-24 10:26:45

kevin531904 发表于 2022-2-24 10:14
无电路，零极点分析了没

轻载时，就是运放第一级输出是主极点，功率管的gate那儿是次极点，重载的时候时钟模块内部感觉等效成一个电阻再加上MOS的gate电容，但是我按这样建模仿真，相位裕度并不会有影响...

kevin531904 · 发表于 2022-2-24 10:33:42

WengJY 发表于 2022-2-24 10:26
轻载时，就是运放第一级输出是主极点，功率管的gate那儿是次极点，重载的时候时钟模块内部感觉等效成一个 ...

输出级的极点在哪？只是加一个负载电阻，可能仿真的也不全，输出级的电容放进去没有

lipenghbu · 发表于 2022-3-11 18:25:18

学习了，谢谢！

朝花矽拾 · 发表于 2022-3-11 23:43:51

不知道具体数值，感觉上重载时负载处的极点往里推，gate极点也变了，密勒补偿的零点还留在原地，因此有个大的凸起。可以跑下瞬态，看负载切换时候能不能稳定。

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