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[求助] 时钟树综合之后v12没有打到标准单元的clk的pin上

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发表于 2022-1-27 11:33:25 | 显示全部楼层 |阅读模式
300资产
各位大佬好,小弟遇到个问题不知如何解决,希望大佬们给出建议,情况如下:
在做华宏的一个.11的工艺,看时序报告的时候发现Other End Arrival Time的delay为0,发现版图上是v12的孔没有打到应该连接的clk的pin上,如图:
image.png
查看了tech.lef和std.lef没有发现什么原因,在prects阶段都还没有问题,如图:
image.png
就是在cts之后就这样了,看完log也是没找到问题,请大佬们提出宝贵建议一下,小弟感谢!

image.png
 楼主| 发表于 2022-1-27 11:49:44 | 显示全部楼层
看了一下cellview与lef,via确实是打在了pin所在的M1上,但是为什么时序报告里 Other End Path的delay是0呢 image.png
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 楼主| 发表于 2022-1-27 16:48:24 | 显示全部楼层
后面检查未连接的net,也显示都连上了的,但是时序计算里还是认为是理想的线,到底是啥原因呢
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发表于 2022-1-27 17:52:41 | 显示全部楼层
把timing路径贴一下
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 楼主| 发表于 2022-1-27 19:42:17 | 显示全部楼层
在sdc里设置set_propagated_clock [all_clocks]完美解决
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 楼主| 发表于 2022-3-7 17:31:22 | 显示全部楼层
我突然发现,v12还是没有打在pin上面,是啥情况啊
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 楼主| 发表于 2022-3-7 17:32:32 | 显示全部楼层


lang之 发表于 2022-1-27 17:52
把timing路径贴一下


所有的都是这样
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发表于 2022-3-9 14:08:50 | 显示全部楼层
标题不对,openning也是有delay的。
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 楼主| 发表于 2022-3-9 15:02:01 | 显示全部楼层


王晦气 发表于 2022-3-9 14:08
标题不对,openning也是有delay的。


?没有开路
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 楼主| 发表于 2022-3-11 10:14:48 | 显示全部楼层
有没有大佬解释一下,这样的连接有没有问题呢,物理上看是连接上了,可不在标记的pin上,没有关系么
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