时钟树综合之后v12没有打到标准单元的clk的pin上

lijiasen.xy · 发表于 2022-1-27 11:33:25

各位大佬好，小弟遇到个问题不知如何解决，希望大佬们给出建议，情况如下：
在做华宏的一个.11的工艺，看时序报告的时候发现Other End Arrival Time的delay为0，发现版图上是v12的孔没有打到应该连接的clk的pin上，如图：

查看了tech.lef和std.lef没有发现什么原因，在prects阶段都还没有问题，如图：

就是在cts之后就这样了，看完log也是没找到问题，请大佬们提出宝贵建议一下，小弟感谢！

lijiasen.xy · 发表于 2022-1-27 11:49:44

看了一下cellview与lef,via确实是打在了pin所在的M1上，但是为什么时序报告里 Other End Path的delay是0呢

lijiasen.xy · 发表于 2022-1-27 16:48:24

后面检查未连接的net，也显示都连上了的，但是时序计算里还是认为是理想的线，到底是啥原因呢

lang之 · 发表于 2022-1-27 17:52:41

把timing路径贴一下

lijiasen.xy · 发表于 2022-1-27 19:42:17

在sdc里设置set_propagated_clock [all_clocks]完美解决

lijiasen.xy · 发表于 2022-3-7 17:31:22

我突然发现，v12还是没有打在pin上面，是啥情况啊

lijiasen.xy · 发表于 2022-3-7 17:32:32

lang之发表于 2022-1-27 17:52
把timing路径贴一下

所有的都是这样

王晦气 · 发表于 2022-3-9 14:08:50

标题不对，openning也是有delay的。

lijiasen.xy · 发表于 2022-3-9 15:02:01

王晦气发表于 2022-3-9 14:08
标题不对，openning也是有delay的。

？没有开路

lijiasen.xy · 发表于 2022-3-11 10:14:48

有没有大佬解释一下，这样的连接有没有问题呢，物理上看是连接上了，可不在标记的pin上，没有关系么

[求助] 时钟树综合之后v12没有打到标准单元的clk的pin上