vcs 后仿怎么disable 某个寄存器的timing check

heritor

Hi, 各位大侠
     vcs 后仿时怎么disable 某个寄存器的timing check. 比如有 top.dut.hier_A.B 寄存器，只需要把B的timing check 关了，不能把hier_A的timing check 关了，有什么方法，初做后仿， 发现vcs里面好像这种函数。请大侠不吝赐教。

anpengfei

关于IP中异步REG的确定 - IC验证讨论 - EETOP 创芯网论坛 (原名：电子顶级开发网) -

hh199203

后仿中的nonotifier选项

hh199203

https://blog.csdn.net/hh199203/article/details/120959771

新嘴小王安子

在配置文件中加
  instance {寄存器path} {noTiming}；
把你不需要timing check的寄存器都加进去就行

Y__Y

VCS 编译时指定配置文件 +optconfigfile+配置文件。
配置文件里的写法可以参考5楼。
另外加入 no_notifier可以禁止timing violation产生X态，让仿真继续进行。

dtyuzhou

楼的方法是可行的， 以前一直用的是楼上的方式来配置noTiming的。
不过现在我比较喜欢实用vcs的ucli来处理，有更好的自由度，控制也更加方便，还可以直接就进行调试了，不需要一次次的进行编译尝试。具体的可以直接参考软件手册啊

echo1209

dtyuzhou 发表于 2022-1-17 17:08
楼的方法是可行的， 以前一直用的是楼上的方式来配置noTiming的。
不过现在我比较喜欢实用vcs的ucli来处理 ...

想问下大佬具体使用的方式是什么？能举个例子么，之前没接触过这种用法，一直用的cfg文件的方式，觉得编译很浪费时间

anpengfei

参考VCS UCLI ug
eg：tcheck <PATH>.XXX  all -msg -xgen -disable -r