run LVS的时候又出现了下面这种问题，望大神们帮我解答下，谢谢（我就是刚入行的菜鸟）

LuvianLiu · 发表于 2022-1-15 00:09:35

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图三是图二传输门的底层，每个传输门都是一样的

hustjzr · 发表于 2022-1-15 00:49:30

你这确定是LVS？LVS的结果不应该是source和layout之间的对比吗

hustjzr · 发表于 2022-1-15 00:50:24

你这应该是ERC检查吧，看报告好像是有些net没有路径连到VDD或者GND

LuvianLiu · 发表于 2022-1-15 16:54:42

hustjzr 发表于 2022-1-15 00:50
你这应该是ERC检查吧，看报告好像是有些net没有路径连到VDD或者GND

确实是ERC的检查，但是提示我的net是两边poly之间的连接，不需要接vdd或者GND的呀

hustjzr · 发表于 2022-1-15 19:57:20

这个看看design rules文档里面，看看有没有这个情况的说明，有些情况文档会说可以忽略

shou丷 · 发表于 2022-1-17 10:01:41

看情况而定，有些底层的是不需要管的，到顶层接好之后就没这种问题了，拿不准就找顶层问一下或者看工艺文件啥的

封心锁爱 · 发表于 2022-1-17 10:11:23

rule的warning是提醒你review问题点，在确保设计正确的情况下，可以忽略（不放心的话叫上你们design一起看看）

[求助] run LVS的时候又出现了下面这种问题，望大神们帮我解答下，谢谢（我就是刚入行的菜鸟）