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芯片精品文章合集(500篇!)    创芯人才网--重磅上线啦!
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[求助] run LVS的时候又出现了下面这种问题,望大神们帮我解答下,谢谢(我就是刚入行的菜鸟)

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发表于 2022-1-15 00:09:35 | 显示全部楼层 |阅读模式

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屏幕截图 2022-01-14 235837.png
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屏幕截图 2022-01-15 000528.png
图三是图二传输门的底层,每个传输门都是一样的
发表于 2022-1-15 00:49:30 | 显示全部楼层
你这确定是LVS?LVS的结果不应该是source和layout之间的对比吗
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发表于 2022-1-15 00:50:24 | 显示全部楼层
你这应该是ERC检查吧,看报告好像是有些net没有路径连到VDD或者GND
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 楼主| 发表于 2022-1-15 16:54:42 | 显示全部楼层


hustjzr 发表于 2022-1-15 00:50
你这应该是ERC检查吧,看报告好像是有些net没有路径连到VDD或者GND


确实是ERC的检查,但是提示我的net是两边poly之间的连接,不需要接vdd或者GND的呀
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发表于 2022-1-15 19:57:20 | 显示全部楼层
这个看看design rules文档里面,看看有没有这个情况的说明,有些情况文档会说可以忽略
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发表于 2022-1-17 10:01:41 | 显示全部楼层
看情况而定,有些底层的是不需要管的,到顶层接好之后就没这种问题了,拿不准就找顶层问一下或者看工艺文件啥的
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发表于 2022-1-17 10:11:23 | 显示全部楼层
rule的warning是提醒你review问题点,在确保设计正确的情况下,可以忽略(不放心的话叫上你们design一起看看)
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