带隙基准设计完，流片回来测试出问题

CQUPT幸运

后仿工艺角结果如下


在万用表测试VREF时出现静态工作点1.1V左右，但是示波器打出来VREF如下


VREF一直在800mV到VDD周期性波动，波动周期大概89u，问一下这是自激了么

gtfei

CQUPT幸运 发表于 2022-1-15 11:03
在测试点加10p电容环路不稳定了已经

从你原理图上也能看到，vbg输出点是处于环路内的，你直接拉出去测试，肯定引入了走线寄生、PAD电容、bongding电容，这些额外的负载加进去让bg环路的稳定性发生了变化。这种情况已经引入了额外的负载，你继续测试的意义也不大，如果你有LDO，建议直接测试LDO，从LDO的测试结果上看VBG的大致性能。如果LDO也不正常并且你不能关断vbg到测试点的通路，建议去做FAB，把vgb接到测试点的通路断掉，然后试试看扎针能不能测到VBG，先保证芯片能有基本功能吧。

gtfei

VBG输出点一般没有驱动能力，内部电路测试点和VBG初始输出点之间插了BUFFER吗？
VBG环路相位裕度够吗？
示波器探头检查一下，使用高阻探头，最好不要直接测VBG初始输出点。

EternalNevermor

gtfei 发表于 2022-1-13 17:34
VBG输出点一般没有驱动能力，内部电路测试点和VBG初始输出点之间插了BUFFER吗？
VBG环路相位裕度够吗？
示 ...

一般用怎什么样的buffer啊？

CQUPT幸运

gtfei 发表于 2022-1-13 17:34
VBG输出点一般没有驱动能力，内部电路测试点和VBG初始输出点之间插了BUFFER吗？
VBG环路相位裕度够吗？
示 ...

原理图相位裕度80，输出级阻抗是200k，用了1M级别的探头，应该不需要BUFFER了吧

gtfei

CQUPT幸运 发表于 2022-1-13 18:36
原理图相位裕度80，输出级阻抗是200k，用了1M级别的探头，应该不需要BUFFER了吧
...

没法确定是不是vbg带载不够，另外，你直接测试vbg输出点，如果这个vbg输出点处于bg环路内，那你想一下，你测试时，PAD电容、bonding电容/电感、走线电容全都接入vbg环路了，相位裕度可能会发生变化。

gtfei

EternalNevermor 发表于 2022-1-13 18:20
一般用怎什么样的buffer啊？

单位增益运放或者LDO那种架构，把vbg锁一下再推出来测试，最好不要直接拉vbg初始输出点出来测试。

yangnanfrank

鉴于已经流片，你可以在你的测量点挂个电容，比如1uF。
用示波器测测电压，应该在1.2V左右。
这样，就能判断电路有问题。
然后把电路示意图发出来，给你看看问题。

任性

i don't see your stability post simulation,because it's the most important post simulation. what does your circuit look like? maybe it's stability problem, you can use a off chip buffer to test and verify it, but you have to clear the buffer input capacitor. you can add this cap or oscilloscope probe cap(maybe~10pF) into your circuit to verify stability issue, and use small signal tran simulation to verify your stb simulation results.

CQUPT幸运

yangnanfrank 发表于 2022-1-13 23:23
鉴于已经流片，你可以在你的测量点挂个电容，比如1uF。
用示波器测测电压，应该在1.2V左右。
这样，就能判 ...