关键路径改善时序的方法

九州客 · 发表于 2022-1-3 12:21:20

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大家都知道逻辑门是管子搭出来的，但并非一个路径过的逻辑门越多，delay越大。这里之前没仔细研究过，总以为过的门越多延迟越大，想改善关键路径时序只能尽量减少过的门数量。建议大家可以看下《基于逻辑努力的cmos串行传输链延迟时间的优化分析与模拟》这篇论文，讲的比较透，并非门越少延迟越小，有时候加几个门甚至能改善时序，让delay变小……