Design Compiler综合环形振荡器，网络点消失

Thermit

这是verilog源码，非常简单的一个三级环形振荡器

module ro(
        input en,
        output wire o
);


wire[2:0] n;


assign n[2]=en&(~n[1]);
assign n[1]=~n[0];
assign n[0]=~n[2];


assign o=n[0];


endmodule

在analyze和elaborate后，get_nets *可以看到
{n[2] n[1] n[0] en o N0}

网络点还是全的，然后继续compile，网络点就剩两个了
{en o}

输出的网表文件如下

module ro ( en, o );
  input en;
  output o;




  NAND2X1 U1 ( .A(o), .B(en), .Y(o) );
endmodule

目前有尝试使用
//synopsys keep_signal_name "n"
set hdlin_preserve_sequential all+loop_variables
set compile_delete_unloaded_sequential_cells false
set enable_keep_signal true
set hdlin_keep_signal_name all
set hdlin_keep_feedback true

但是都没有效果，请问这个有什么解决方法么？

hiee

环振你要自己例化std ，综合时dont_touch