在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1842|回复: 2

[讨论] DFT ATPG流程中为什么要对EDT逻辑设置add_nofaults?

[复制链接]
发表于 2021-12-21 18:56:46 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
DFT ATPG流程中为什么要对EDT逻辑设置add_nofaults?
虽然做项目时一直这么处理,可以提高覆盖率,但我不明白为什么这样处理?这样处理会导致EDT逻辑没有pattern去覆盖,如果生产中这些逻辑出现问题,会影响ATE测试啊
发表于 2021-12-21 20:19:50 | 显示全部楼层
这样处理会导致EDT逻辑没有pattern去覆盖,你自己再想想有pattern 能覆盖edt吗?
 楼主| 发表于 2021-12-23 17:58:53 | 显示全部楼层


quanqiutong 发表于 2021-12-21 20:19
这样处理会导致EDT逻辑没有pattern去覆盖,你自己再想想有pattern 能覆盖edt吗? ...


哦,明白了,edt逻辑受edt clock控制,scan clock覆盖不到
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-4-27 22:16 , Processed in 0.019122 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表