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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › wire bond 问题
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查看: 2389|回复: 5

[求助] wire bond 问题

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redwall76
发表于 2021-12-21 12:41:58 | 显示全部楼层 |阅读模式
30资产
在过wire bond 的DRC时候出现了以下error，也没看懂说的啥意思。。。这个IO和pad是我用标准库自己摆的。TSMC65nm工艺。 求前辈们指点，小白谢过了。 image.png image.png image.png image.png image.png

最佳答案

dragonwell

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violate DRC rule, 看看 foundry 给的 layout guide line.
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dragonwell
发表于 2021-12-21 12:41:59 | 显示全部楼层
violate DRC rule, 看看 foundry 给的 layout guide line.
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redwall76
 楼主| 发表于 2021-12-21 20:04:31 | 显示全部楼层
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redwall76
 楼主| 发表于 2021-12-22 10:28:20 | 显示全部楼层
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redwall76
 楼主| 发表于 2021-12-22 11:51:56 | 显示全部楼层
不要沉啊
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redwall76
 楼主| 发表于 2021-12-27 19:48:32 | 显示全部楼层
最后解决了CB.S，CB.W和CB.R waive了
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