P-guardring和N-guarding连到同电位

Joychip20211202 · 发表于 2021-12-9 14:25:37

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本人新手，最近在学习IC设计方面的东西，在看别人的版图时候，发现P-guardring和N-guarding连到同电位，想不通其中的思路，ERC也是在报错。请看面截图中的左右2个环，通过M2连接在一起了，还请各位前辈指教，感谢！

litong717 · 发表于 2021-12-9 15:03:04

中间哪两个小圈圈吧，我也觉得不对。除此之外感觉ring画得很随意，不太好

Joychip20211202 · 发表于 2021-12-9 15:43:46

litong717 发表于 2021-12-9 15:03
中间哪两个小圈圈吧，我也觉得不对。除此之外感觉ring画得很随意，不太好

中间那2个环:里面是Nwell-guardring,中间是deep Nwell-guardring, 最外层是Pwell-guardring，先不说这个，就左右那2个大环连接在一起，我就想不通，但是他们这样设计的产品已经OK，所以很奇怪，特来这里请教各位大神。

nxf1981 · 发表于 2021-12-9 16:15:09

加油干

封心锁爱 · 发表于 2021-12-10 09:15:24

PMOS的衬底可控，NMOS最低电位

Joychip20211202 · 发表于 2021-12-10 09:26:41

封心锁爱发表于 2021-12-10 09:15
PMOS的衬底可控，NMOS最低电位

没看明白你的意思，请问“PMOS的衬底可控，NMOS最低电位” 是什么意思呢？

幽影 · 发表于 2021-12-10 10:16:13

Joychip20211202 发表于 2021-12-10 09:26
没看明白你的意思，请问“PMOS的衬底可控，NMOS最低电位” 是什么意思呢？
...

应该是
一般来讲，NMOS的衬底是psub，默认接最低电位的，防止寄生二极管导通。除非NMOS用的是自隔离的MOS管，比如说BCD工艺里的NBL，相当于给NMOS套上一个Pwell，再在外面套一个DNW，此时NMOS的衬底就是这个Pwell的电位，跟psub无关。
而PMOS一般都是做在Nwell里的，所以PMOS的衬底电位是这个Nwell的电位，而每个不相连的Nwell电位都是独立的，所以说PMOS的电位可控。只是一般都接高电位防止寄生二极管导通。
具体情况还得看工艺。

Joychip20211202 · 发表于 2021-12-13 11:07:56

幽影发表于 2021-12-10 10:16
应该是
一般来讲，NMOS的衬底是psub，默认接最低电位的，防止寄生二极管导通。除非NMOS用的是自隔离的MOS ...

谢谢，今天再从SMIC库调了NMOS/PMOS管出来对比，如下图所示，p18和n18管子的内环都接了N-guardring

幽影 · 发表于 2021-12-13 16:09:54

你这个也不是普通的NMOS、PMOS啊，是我说的那种自隔离的MOS管，这个内环接的是DNW的电位，相当于我提的NBL，有的工艺里还叫HVBN的。DNW、NBL看剖面图情况，应该都是一样的效果，隔离电位用的。
然后你这个图应该是少了MOS管的衬底接触吧，PMOS的衬底可能会直接用DNW的guarding ring，但NMOS的明显少了。
我CMOS工艺接触不多，主要用的是BCD的工艺，但是原理应该差不多。

石头遇见雪 · 发表于 2021-12-14 12:04:40

主要是保证PN结不反偏就行，接相同电位，那就是0偏，也可以

[求助] P-guardring和N-guarding连到同电位

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