关于插scan chain的问题（数模混合）

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jake 发表于 2021-12-9 15:13
忘了讲一句，scan loopback mux，scan tieoff 都要加上 dont_touch 或 preserve，否则综合一优化，这些门可 ...

嗯嗯  ，再次感谢 ！

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752917622 发表于 2021-12-9 17:27
嗯嗯  ，再次感谢 ！

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jake 发表于 2021-12-9 15:13
忘了讲一句，scan loopback mux，scan tieoff 都要加上 dont_touch 或 preserve，否则综合一优化，这些门可 ...

你好，有几个问题想再追问下：1.按照上述处理，是不是在真实的ATE测试时只需要控制芯片pin上的几个scan信号就能完成scan测试？那是不是可以进一步理解成任何数字电路都可以按照上述思路处理，然后最后只通过pin上的几个scan信号（不用任何PI/PO）完成ATPG测试？
2.上述处理后能保证覆盖率吗，在tmax产生ATPG时需要注意些什么？
3.在设计中有一个负沿的D触发器，在插入DFT是设置了mix_edges,最后这个负沿的D触发器串在了chain的最前面，这时会出现一个“1 Trailing edge port captured data affected by new capture violation”的违例，这种情况需要处理吗？然后又怎么处理？

望赐教，不胜感激！！！

jake

1. 是的。通常 scan 信号可以复用 SPI, I2C，需要小心。减少整个片子 pin 数量，降低 package 成本，整个片子才会有竞争力。大厂的数模混合芯片没有 scan 专用的 pin 就是这个道理。
2. 覆盖率 95% 还是可以做到的，虽然加入的 scan mux 上损失一些覆盖率，但是加入后提高了整个设计的覆盖率。
3. 如果没有 timing 问题， 不需要处理。 如果 setup 不能满足，可以降低 scan 频率。  

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jake 发表于 2021-12-16 11:23
1. 是的。通常 scan 信号可以复用 SPI, I2C，需要小心。减少整个片子 pin 数量，降低 package 成本，整个片 ...

非常感谢！ 老哥一定是对DFT非常有经验吧！我是第一次做，很多都不明白。

前几天按照上述思路试了一下感觉覆盖率反而变低了，而且在产生ATPG的still文件中依然会有对“form analog”和“to analog”这些信号有赋值等操作，感觉此时的still文件中不是应该就只有对scan的几个信号有赋值或其他操作吗？

jake

   

752917622 发表于 2021-12-16 00:26
非常感谢！ 老哥一定是对DFT非常有经验吧！我是第一次做，很多都不明白。

前几天按照上述思路试了一下感 ...

假设数字顶层是 digtop，有一堆 from_analog*, to_analog* 之类的 IO。这个 digtop 是不能直接给 ATPG tool 用的，要在外面加一个 wrapper，姑且称为 digtop_tmax 吧。 这个 digtop_tmax 的 IO 应该只包括 scan pattern 能控制的 digtop input， 以及 scan pattern 能观察到的 digtop output。 from_analog*, to_analog* 都不在 digtop_tmax 的 IO list 里。这样最后的 stil 里就不会出现 from_analog*, to_analog* 。

752917622

   

jake 发表于 2021-12-16 15:21
假设数字顶层是 digtop，有一堆 from_analog*, to_analog* 之类的 IO。这个 digtop 是不能直接给 ATPG to ...

哦哦 ，那这个rapper是在插scan chain完成后手动修改网表去形成，还是通过设置工具的某些命令去形成？

jake

   

752917622 发表于 2021-12-16 03:51
哦哦 ，那这个rapper是在插scan chain完成后手动修改网表去形成，还是通过设置工具的某些命令去形成？
...

这个 digtop_tmax 实际上相当于 chip_top 去掉其中的模拟部分。
如果 Cadence 里已经有 chip_top 的 symbol view，生成一个 Verilog view, 再手动例化 digtop。
嫌麻烦就完全手动

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jake 发表于 2021-12-17 08:23
这个 digtop_tmax 实际上相当于 chip_top 去掉其中的模拟部分。
如果 Cadence 里已经有 chip_top 的 symb ...

1.这样操作是不是又要重新生成新的spf文件？ 设计中from annlog 和 to analog的pin巨多，手动是不是太麻烦了 。2.我看了下DFTMAX的ug，在第12章节讲了wrapper cores ，我在想是不是我这种类型的设计能不能在RTL阶段不做任何代码处理，在DFT时直接走wrapper cores的流程，这样具有可行性吗？

不胜感激！

jake

RTL 阶段插入 scan mux， scan loopback。
跑 TetraMAX 的时候写一个 digtop_tmax 或 chip_top，仅仅用于跑 generate spf。
这里有个省时的小窍门。 scan 相关的 port 一般就 5/6 个信号。 digtop_tmax 里接上这几个信号就可以了。 其他的像 from_analog*, to_analog*, ATE 根本看不到，也不需要看到。 例化 digtop 的时候这些信号可以不出现在 port mapping 里， 大大简化 digtop_tmax 的工作量。 工具会自动把这些 from_analog*, to_analog* 当成 X 处理，这也正是我们希望的。