Flip Chip的时序signoff

杀手1983

做flip chip timing signoff的时候，RDL这一段路径的延时怎么在signoff的时候加进去呢，因为刚开始的约束都是定义在IO的PAD上面，RDL这一层是后来才加进去的。是不是最后还得再修改一次约束，把输入输出改成定义在bump pad上呢？这样的话约束修改量还是挺大的，有没有其他比较便捷的办法呢？

easonchan

要在signoff 阶段考虑到RDL的delay，抽rc 的时候需要抽到RDL 的rc信息

杀手1983

   

easonchan 发表于 2021-12-9 17:36
要在signoff 阶段考虑到RDL的delay，抽rc 的时候需要抽到RDL 的rc信息

抽取RC的时候如果抽取了RDL的信息，那么在PT里做STA的时候RDL的RC怎么反标呢，因为PT读入的netlist不包含RDL这一段路径吧，还需要把这段修改到网表里？

allen_tang

   

杀手1983 发表于 2021-12-14 15:02
抽取RC的时候如果抽取了RDL的信息，那么在PT里做STA的时候RDL的RC怎么反标呢，因为PT读入的netlist不包含 ...

为什么不包含RDL这段？

杀手1983

   

allen_tang 发表于 2021-12-15 14:26
为什么不包含RDL这段？

PT里的constraint的port的定义是从IO PAD上开始的，没有把RDL这一段包含进去，如果非要把RDL这段包含进去的话，可能还得修改网表和约束，现在想知道业内常规做法是不是RDL这段的延时会算到input/output delay里去。