Pipeline SAR ADC

emo6677 · 发表于 2021-11-11 10:44:26

各位大佬好，
   小弟目前接到一个项目要做12bit，160M采样率，1.8V，20mW的ADC。
   计划用pipeline sar来实现。
   我之前只做过纯SAR ADC，目前看了一些资料，多数还是使用动态放大器实现。
   我需要做的速度比较低，功耗要求也没那么高，所以我想采用闭环余差放大器（gain_boost）来实现。
   能不能麻烦各位大佬推荐一下比较经典、翔实的论文参考一下。

emo6677 · 发表于 2021-11-12 10:09:01

顶一下

2013102063 · 发表于 2021-11-12 11:32:42

套筒+gain boost

emo6677 · 发表于 2021-11-12 13:56:39

2013102063 发表于 2021-11-12 11:32
套筒+gain boost

我今天看到一种算法，闭环运放的建立时间需要大于6倍闭环运放的时间常数τ，按照建立时间3ns计算。
时间常数要小于0.5ns，级间增益G暂定为32的话，运放的开环单位增益带宽就要做到 64Grad/s (差不多10GHz)。
这样的话压力是不是太大了呀。还能用OTA去做吗？

tjjbraye · 发表于 2021-11-12 23:30:01

用2个sar交织

zwtang · 发表于 2021-11-14 14:16:59

如果是学校做研究，你就随便做都可以。12位，160MHz采样，SAR不可能，除非ENOB只有10位。20mW超级低，参考电压电路就会占掉一大半。
如果是公司产品项目，你就投降放弃吧。ADI和TI都没有这样的产品。

zwtang
2021/11/14

emo6677 · 发表于 2021-11-15 09:53:07

tjjbraye 发表于 2021-11-12 23:30
用2个sar交织

用两个SAR交织确实可以解决速度和功耗上的问题，精度会有点麻烦需要加校准。
但我之前没接触pipeline想通过这个项目去做一些尝试。

emo6677 · 发表于 2021-11-15 09:58:22

zwtang 发表于 2021-11-14 14:16
如果是学校做研究，你就随便做都可以。12位，160MHz采样，SAR不可能，除非ENOB只有10位。20mW超级低，参考 ...

还要集成reference buffer和input buffer，纯sar是做不出来的。
做纯pipeline功耗肯定顶不住。
去做pipeline sar的话，OTA的方式我想了下也基本放弃了，速度达不到。
如果用开环运放或者动态放大器之类的应该可以实现，只不过我要做IP，到用到产品上风险大不大？

jiaoda · 发表于 2021-11-15 16:24:03

你如果用28nm，把电压降低应该可以做到160M采样率，Flash+SAR

zwtang · 发表于 2021-11-15 18:22:46

emo6677 发表于 2021-11-15 09:58
还要集成reference buffer和input buffer，纯sar是做不出来的。
做纯pipeline功耗肯定顶不住。
去做pipel ...

不要多想，试试pipelined，再试试SAR，你就知道了。你的指标要求太高，不可能达到的。
放开功耗要求，先做出有功能的ADC，然后再去优化功能和性能。

请不要"初生牛犊不怕虎”。不要看IEEE paper 来对比自己的指标要求，paper都写长板性能，产品是看短板性能。

zwtang
2021/11/15

[求助] Pipeline SAR ADC

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