AMS仿真，smic电阻编译失败

知足0824 · 发表于 2021-11-10 16:21:16

软件版本IC616+incisiv15.2，config和原理图如下，只单仿一个三端电阻，segments=4，会出现编译错误。提示我的verilog.vams少左括号，但是在对应的位置括号是完整的，不知道有没有大佬知道怎么解决？非常感谢

知足0824 · 发表于 2021-11-10 16:26:29

所有的两端口电阻都可以编译通过，所有的三端口电阻，如果segments=1，则可以编译通过，如果segments>1，则会编译失败。

JetYeah · 发表于 2021-11-10 17:05:51

试一下创建config的时候template选择AMS。

知足0824 · 发表于 2021-11-10 17:56:26

JetYeah 发表于 2021-11-10 17:05
试一下创建config的时候template选择AMS。

选了的

知足0824 · 发表于 2021-11-11 17:18:18

发现多了换行符就编译失败，去掉换行符就编译成功，有大佬知道原因吗？

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知足0824 · 发表于 2021-11-11 17:22:27

生成的verilog.vams文件中，有错误的换行符，手动去掉之后就可以正常编译了，但是每次重新编译，还是会有错误的换行符，有大佬知道原因吗？

知足0824 · 发表于 2021-11-11 17:25:27

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