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查看: 1814|回复: 0

[求助] 关于vcs+xa，verilog作Top的仿真

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noname丶
发表于 2021-10-29 09:54:12 | 显示全部楼层 |阅读模式
5资产
最近用vcs+xa进行混仿，以verilog作top，模拟spice网表只加了电路网表，请问下是什么原因？
有没有比较详细的vcs+xa教程

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