求助Analog Layout的Latch Up问题

winter1993

本人使用的是SMIC018的工艺，在绘制版图的时候遇到了一个非常奇怪的现象，画到最高层级时突然出现了Latch UP的错误，之前一直没有出现，想请教一下各位大神如何解决，三个错误的描述如下，Highlight之后都会标记到下面的小模块。

Hison

应该是环围错了，用的层次不对有可能

@@@12

不是应该是用双层ring  给他围起来吗？

duanzy

接IO的管子P管，里面用nsub围一圈，外面用psub围一圈；N管里面用PSUB 围一圈，外面用nsub围一圈。Nmos &pmos 放置至少需要离IO 15um，试试填电源和地之间的cap是否还有最后那个错。

winter1993

duanzy 发表于 2021-10-26 16:06
接IO的管子P管，里面用nsub围一圈，外面用psub围一圈；N管里面用PSUB 围一圈，外面用nsub围一圈。Nmos &pmo ...

经过寻找发现判别的端口是VDD，将VDD的PAD删除之后错误就会消失，DRC将VDD识别为IO口了，请问这样如何解决呢，几乎所有的部分都连接电源。

winter1993

@@@12 发表于 2021-10-26 15:57
不是应该是用双层ring  给他围起来吗？

我是用的DNW的工艺，都是3层gardring，所以也不知道为什么

@@@12

winter1993 发表于 2021-10-26 20:01
我是用的DNW的工艺，都是3层gardring，所以也不知道为什么

那不明白了   我们也才刚在做这个工艺  还不是很熟悉

duanzy

winter1993 发表于 2021-10-26 19:56
经过寻找发现判别的端口是VDD，将VDD的PAD删除之后错误就会消失，DRC将VDD识别为IO口了，请问这样如何解 ...

在drc rule里把 电源和地都写进去试试

净涛_苏州

1)  这个是真的错误，需要改的；
2）在底层就可以添加识别层，DRC就会按ESD rule 去检差latch up, 不加，在检测到mos s & d 连接到power pad时也会按ESD rule 检查的；
3）p mos 和 n mos 之间间距>=15 um, 且mos 要 p & n tap ring；

希望可以帮助到你。

winter1993

净涛_苏州 发表于 2021-10-27 11:11
1)  这个是真的错误，需要改的；
2）在底层就可以添加识别层，DRC就会按ESD rule 去检差latch up, 不加，在 ...

谢谢大神！想问您一下tapring怎么添加。