candence的行为级仿真

xzyan

原帖由 xiaobei 于 2008-1-17 19:55 发表

                               
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那需不需要调用库呢，电路图里用到了电容电感等实际的元件应该用analoglib里面的元件吗，还是ahdlib里面的元件啊。

如果只是VerilogA模块的仿真的话，不用调用任何库。也不用建立config。
电容和电感有两种选择，一是直接写VerilogA模型，二是调用analoglib里的元件，与它接口的Veriloga模块端应该有相应的电压，电流的描述。

[ 本帖最后由 xzyan 于 2008-1-28 12:42 编辑 ]

microuser

分成两步，首先建立一个含有veriloga 的cell；然后使用 ADE环境仿真，在菜单setup-enviroment-switch view list 中将veriloga 放在schematic前面，然后就能够仿真就可以了！

xiaobei

原帖由 xzyan 于 2008-1-28 12:40 发表

                               
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如果只是VerilogA模块的仿真的话，不用调用任何库。也不用建立config。
电容和电感有两种选择，一是直接写VerilogA模型，二是调用analoglib里的元件，与它接口的Veriloga模块端应该有相应的电压，电流的描述。

很详细，谢谢拉 ~

bandpass

可以把veriloga和transistor level仿真结合到一起,在spectre下仿真.与纯transistor level 一样.

bluemadgie

问一下 怎么建立 config 类型文件？数模混合仿真是不是就这么做啊？

zrzf23

thank you very much