新手设计的套筒式运放的静态工作点老是调不对，不知道该怎么调

909139678 · 发表于 2021-10-15 16:01:43

fxiaohua 发表于 2021-10-14 16:24
你不是说不饱和吗，仿真图呢？你的电路图呢？

David_Rayn · 发表于 2021-10-16 02:19:24

从你的DC偏置来看：1.vb3过低，导致最下面一层NMOS管被cascode管压入线性区；2.PM3/PM4管受制于共模输出电压，被压入线性区。电路修改点：1.NM7/NM9W/L做小，PM7 M减半，NM2及其匹配cascode管M*4；2.删掉PM3/PM4，或者共模输入点改为600mV&输入对管M*8&PM6/PM9 M*4&vb2的P diode管/m*4。

zjouu · 发表于 2021-10-18 09:47:29

909139678 发表于 2021-10-14 10:43
还真是我现在就是vds不知道咋搞的
那请问一下我要是先调偏置电路该根据啥确定宽长比 ...

楼主这个资料能分享一下吗，感谢。

737370583 · 发表于 2021-12-30 01:55:04

楼主，我是新手菜鸟！特别想学习下这个资料！求分享

heng123 · 发表于 2021-12-30 10:19:15

问个不知道对不对的问题，AVDD才1.5V，5个管子分，那分给每个管子Vds会不会很小，就很容易进入线性区，为什么不做成折叠结构呢，最起码Vds不会那么紧张

泰勒展不开 · 发表于 2024-7-5 12:14:45

请问还有这个套筒式共源共栅的源文件或者截图吗，能参考一下吗？

lixaun · 发表于 2024-12-7 21:16:22

microE1Ectronic 发表于 2021-10-14 10:56
说句题外话，航天学院的本科也来卷模拟IC了吗

老哥是Hit的 ?

浮生何必言 · 发表于 2024-12-7 21:29:14

我也是初学哈，我在某个视频看到的一些也许有点取巧，直接把你这些管子都复制到偏置网络，然后都连成那种自偏置的样子，比如diodeconnect或者你截图的那种低压电流镜的样子，总之就肯定是饱和区的那种，然后再把这些特殊连法的VGS连到主要电路那边去。我也正在做同样的事情哈，cmos课的project，一起加油

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