uvm ral frontdoor read数据返回一直是0

乒乓 · 发表于 2021-10-12 11:54:13

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本帖最后由乒乓于 2021-10-12 12:06 编辑

前门写操作没有问题，前门读数据是0，从波形上看read值是正确的，但是read task返回值始终是0，有人知道可能是什么原因吗？
定位情况：
apb_monitor里调用write之后，打印的transaction数据正确；
adapter里bus2reg结束前，打印的transaction数据正确；
现在怀疑是adapter到ral model之间哪里出了问题。奇怪的是log里bus2reg比monitor先打印

eaglezhang01 · 发表于 2021-10-13 12:11:44

1.检查下register model 里该寄存器的access type是不是RC(read clear）的？因为执行了bug2reg后还需要执行predicate相关的操作，如果写成了RC，register model的值会被更新为0，你看到的值也就是零，
也可简单的加上set_auto_predict(0) 以关掉predicate功能看下效果