cpu 频率高于eflash,怎么能把eflash和cpu挂在一条总线上

phoenixson

badegg3 发表于 2021-9-15 09:25
当cpu 读 eflash的时候,会不会看到hready拉低时已经太晚,读地址已经发出去几个?
...

不会的，你可以去看看AMBA总线协议

y23angchen

badegg3 发表于 2021-9-15 09:25
当cpu 读 eflash的时候,会不会看到hready拉低时已经太晚,读地址已经发出去几个?
...

ahb 不支持outstanding 的。
axi  可以支持outstanding。

McuPlayer2013

一般情况下，eFlash速度是跟不上CPU的CLK的，增大一次读取的宽度，然后cache下来，CPU读指的时候有根据需要插入等待周期，或者等eFlash的ack信号

Rdragoner

可以做个分频控制，1:2或者1:3,同时增加eflash 读取的数据宽度，做到和cpu总线的吞吐量匹配就好了。

dqwuf2008

通过cache进行速率适配，或者FIFO和DMA

hichip_fire

badegg3 发表于 2021-9-6 20:09
频率差别太大的话，async bridge 需要很大的buffer

既然频率相差那么大，为啥要挂在一条总线上呢？

badegg3

hichip_fire 发表于 2022-1-10 23:51
既然频率相差那么大，为啥要挂在一条总线上呢？

你的问题很好。

badegg3

hichip_fire 发表于 2022-1-10 23:51
既然频率相差那么大，为啥要挂在一条总线上呢？

假如你不想增加MCU，又要用eflash做boot, 那怎么办、 难道一定为了低速boot，就要增加一个低速MCU？

qiantianyiqian

badegg3 发表于 2021-9-15 09:25
当cpu 读 eflash的时候,会不会看到hready拉低时已经太晚,读地址已经发出去几个?
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有这种可能性，后端检查时序的时候要看下 skew，确保 hready 比 addr 和 data 固定关系

杰克淡定

设计在同一个总线下，拉hready是唯一的途径。