icc用write verilog导出网表，不加-pg，fm能通过，加-pg fm就报error，且报的不是power和gnd的error

agumonx · 发表于 2021-9-3 16:42:37

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我想把做好的数字模块导入virtuoso，用icc导出的gds通过stream in导成layout，把icc导出的用-pg选项的.v文件通过import verilog导成schematic和symbol，在virtuoso中把pin什么的都改好之后，查lvs，发现不通过然后我去formality里查icc的.v网表和dc出来的.ddc的一致性，发现也不通过，但是同样的write_verilog命令，只是少了-pg之后，formality就能通过了，不能理解这是什么情况。另外
多加-pg之后fm不通过并不是报的vdd vss的问题

agumonx · 发表于 2021-9-3 16:46:52

这是加了-pg之后报的错之一，其余的错都是这样的

agumonx · 发表于 2021-9-3 16:52:48

我刚想尝试直接在dc里write_file -pg出一个带VDD VSS的.v网表，具体操作是吃进去之前做好的.ddc，再write_file,发现没有用，出来的.v网表没有电源地口

agumonx · 发表于 2021-9-3 17:07:01

这是LVS报的错

[求助] icc用write verilog导出网表，不加-pg，fm能通过，加-pg fm就报error，且报的不是power和gnd的error

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