AMS仿真出现不定态

慵懒的猫咪 · 发表于 2021-8-26 15:18:02

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到OUTBUF1为止信号都是正确的，但是到了数字模块累加器这里就不行了，输出结果是不定态是为啥？verilog代码应该没有问题，为啥不开始计数呢？

amodaman · 发表于 2021-8-26 15:27:30

ro1_phase 应该按Bit位赋值吧？

YyuanRTs · 发表于 2021-8-26 15:31:15

波形里看你并没有reset啊

慵懒的猫咪 · 发表于 2021-8-26 15:33:02

有的

慵懒的猫咪 · 发表于 2021-8-26 15:36:04

这是我昨天仿的单个的今天整合了一下就不行了难道一个schematic里面不能复用数字module吗？

spartan313 · 发表于 2021-8-26 16:01:30

connect rule 是不是没弄好

慵懒的猫咪 · 发表于 2021-8-26 16:22:26

我是这么改的就改了电源电压

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