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查看: 3370|回复: 6

[讨论] Chisel/SpinalHDL如何进行高效的debug和验证

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发表于 2021-8-7 16:14:07 | 显示全部楼层 |阅读模式

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最近在学习spinalHDL, 但是对这种基于scala的语言(包括chisel)有点疑惑, 不知道是否有比较好用的debug方式, 包括Scala本身的debug和硬件设计的debug.
目前只知道生成Verilog之后用verilator仿真, 是否有更加高效的方式呢?
发表于 2021-8-7 18:45:22 | 显示全部楼层
关注一下。最近对这个非常感兴趣!
发表于 2021-8-8 06:03:25 | 显示全部楼层
本帖最后由 飞扬紫百合 于 2021-8-8 06:17 编辑

chisel是因为riscv的产生而产生,目前没有EDA厂商支持。chisel通过产生一种FIRRTL中间态的语言,然后转译成RTL,有点像C的编译过程。chisel目前没有主流的EDA厂商支持,这也是一个最大的问题。

chisel所具备的优点,多年前已有IEEE相关的设计语言具备了,比如说systemC,systemC被业界定义为一种HLS语言,而chisel不是。还有用标准C来开发FPGA的。
语言或者标准的推广不是因为它是最优的,而是它背后的利益驱使的。

讨论那种语言的好坏没有太多实际意义,要结合自己职业的长远规划来考虑。
chisel的炒作无非是想带动riscv的发展而已。曾经以为它开发AI算法很合适,后来发现用chisel开发同样要考虑verilog类似level的底层数字逻辑层面的东西,所以它只是等同于verilog的语言,并不算是一个高阶设计语言。
中国人做研发都喜欢拿来主义,而chisel的生态里确实有不少开源的IP等资源可以利用,这也是chisel在国内热度上升的原因之一。
发表于 2021-8-8 09:02:28 | 显示全部楼层


飞扬紫百合 发表于 2021-8-8 06:03
chisel是因为riscv的产生而产生,目前没有EDA厂商支持。chisel通过产生一种FIRRTL中间态的语言,然后转译成 ...


这种回复怎能不爱呢!!!点赞!!!
 楼主| 发表于 2021-8-8 23:34:54 | 显示全部楼层


飞扬紫百合 发表于 2021-8-8 06:03
chisel是因为riscv的产生而产生,目前没有EDA厂商支持。chisel通过产生一种FIRRTL中间态的语言,然后转译成 ...


感谢感谢!
我现在也觉得类似的语言有点尴尬, 如果要做微架构的设计, 那么也有cycle accurate的仿真器, 这样可以更方便的探索设计空间; 如果想微架构和电路一起做, 或许这类敏捷开发的语言也可以, 但是测试环境,debug方法等等很重要的问题都不知道怎么解决
发表于 2021-8-9 00:00:30 | 显示全部楼层
mark 一下。目前还没有主流的EDA厂商跟进,不知道后续会不会有变化。Xilinx好像有通过C++或者C开发FPGA的工具。
发表于 2023-8-24 22:44:49 | 显示全部楼层
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