关于dac buffer的带宽

hebut_wolf

看到一篇文章想到的问题如果要设计一个dac buffer，毫无疑问这个buffer的带宽要大于dac的时钟频率。（假设这是一个奈奎斯特dac，而不是sdm dac）
那么，如果dac的输出是一个固定周期性的三角波（从全零递加至全一，然后再递减），那么这个buffer带宽是不是不需要那么大呢？ 如何去buffer的带宽需求呢？

我的理解是这样的，假设buffer带宽低于dac频率（比如是dac频率的0.5倍），那么至少有一半的点，buffer来不及响应，但是没关系，因为三角波是现行的，只需要摆率足够，就可以，因为响应慢（比如只响应奇数个码值），偶数码值在他出现的时刻也不会出错。  

我的疑问是这个buffer 的带宽低能低到啥程度呢？  我不会定量计算


补充内容 (2023-9-10 10:41):
如果忽略三角波起始和终止位置附近的线性度，三角波的buffer确实可以降低带宽要求。
具体能降到多少，取决于起点和终点附近多少时间不关注线性度

hebut_wolf

我的理解是这样的，如果B不在 A，C的中点上，那么需要的buffer速度是A-B，B-C的时间决定的
如果是在中点，那么就是A-C，或者可以更慢

quantus

你1楼说的大信号阶跃响应速度足够有点值得商榷的地方。如果dac的分辨率很高，每个台阶之间的变化还是在小信号的范围内，实际还是要看频域的分析。算是一种完全理解的好方法，但是前提条件要定好，否则不如直接做模型来得快。

hebut_wolf

quantus 发表于 2021-8-6 16:34
你1楼说的大信号阶跃响应速度足够有点值得商榷的地方。如果dac的分辨率很高，每个台阶之间的变化还是在小信 ...

稳妥起见 我觉得buffer带宽还是做大些好
至于这种输出特殊波形（三角波）的dac能否节省带宽（功耗），我觉得是一个比较复杂的事情，我没想清楚。

LDDD1997

可以发下论文名字吗，我最近也在做dac buffer找稀料。谢谢了