数模混合仿真中怎么设置数字模块出来的时钟信号的上升沿时间

他们叫我小日 · 发表于 2021-7-16 15:50:36

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用spectre做数模混合仿真的时候，发现verilog写的数字模块的输出时钟信号的上升沿时间达到了250ps，有没有办法限制其上升沿在几ps。

jake · 发表于 2021-7-16 20:50:07

纯数字Verilog到模拟之间，工具会自动插入connect module。这个250ps rise time应该是connect module里的默认值。
250ps还是靠谱的。实际电路数字输出是做不到几个ps的。

他们叫我小日 · 发表于 2021-7-22 14:40:42

jake 发表于 2021-7-16 20:50
纯数字Verilog到模拟之间，工具会自动插入connect module。这个250ps rise time应该是connect module里的 ...

我的时钟信号3-4GHZ，250ps还是太大了，有办法解决么，怎么更改驱动能力大的Module？

[求助] 数模混合仿真中怎么设置数字模块出来的时钟信号的上升沿时间