CMOS开关导通电阻测试

vbstar · 发表于 2021-7-13 16:47:38

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测试CMOS传输门开关导通电阻，如图所示，PMOS衬底在开关开启时跟随输入，减小衬偏效应。
输入范围是-10 到+10，采用的是高压开关，测试为：输入信号直流电压变量V，保存漏端电流进行测试，结果如图：曲线包括PMOS,NMOS，CMOS传输门的导通电阻，可以看到传输门电阻在电压为-0.4到0.4之间有一个尖峰为1K，但是此时PMOS与NMOS导通电阻均小于100.输出端电阻阻值为1k。这是什么原因呢，这种情况对于传输门开关的精度影响是多大呢？

totowo · 发表于 2021-7-14 11:02:14

显然是因为那个点电压电流都等于0，因此你计算的时候如果直接用v/i做除法时是个不定值，完全被你的仿真精度影响了.....

vbstar · 发表于 2021-7-14 15:13:11

totowo 发表于 2021-7-14 11:02
显然是因为那个点电压电流都等于0，因此你计算的时候如果直接用v/i做除法时是个不定值，完全被你的仿真精度 ...

我是用输出电压减输入电压再除以漏电流，单独的mos导通电阻曲线都是对了的啊，为什么会出现这种情况呢，会不会影响开关精度呢？

SZGang · 发表于 2022-9-19 17:37:59

请问楼主用的是哪个工艺呢，可以支持这么高的电压输入？

shengjun066 · 发表于 2024-9-6 17:25:18

本帖最后由 shengjun066 于 2024-9-6 17:28 编辑

1楼说的对，尖峰是你此时VDS很小了，几乎为0，电流也几乎为0。虽然导通电阻很小，但是电流和电压值太小了，扫描步进认为几乎为0,实际上不会出现这种情况。所以不会影响你的性能的。你把步进调整下，尖峰就小了。

[求助] CMOS开关导通电阻测试

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