modelsim仿真结果与virtuoso不同

xbuilder

写了一个很简单的计数器代码，在modelsim仿真功能是通过了的。通过DC生成了网表，将网表导入virtuoso进行数字仿真，结果就不对了，试了很多种办法也不能解决。请问这是哪里有什么问题吗？生成的网表应该不能出错吧？

module top(input clk,input rst,output wire out0,output  wire  out1,output  wire  out2);
reg [2:0] reg_out;
always@(posedge clk) begin
if(!rst) reg_out <= 0;
else reg_out <= reg_out + 1;
end
assign out0 = reg_out[0];
assign out1 = reg_out[1];
assign out2 = reg_out[2];
endmodule

`timescale 1ns/100ps
module test; reg clk; reg rst; wire out0,out1,out2;
top my(.clk(clk),.rst(rst),.out0(out0),.out1(out1),.out2(out2));      
parameter cycle = 10;  always #cycle clk = ~clk;
initial begin clk = 0; rst = 0;  #52 rst = 1; end   endmodule

GalaxyKevin

蹲一波答案

zzczx

sdf 反标了没有？

jake

感觉第一级的触发器有些蹊跷，out0就像是时钟(net9?)的反向，太奇怪了。这个flop应该只在时钟上升沿反转的。
建议另建一个schematic, 把第一级的触发器copy过去，单独做一个电路跑仿真研究一下。也许这种flop要在ADE设initial condition才能正常仿真。

JChenne

想问一下，DC综合网表导入virtuoso，需要哪些库呀？我用smic40的库综合，但是导入到virtuoso中时报了很多warning， 。
而且我在virtuoso中添加的smic40的库，没有logicgate ，是我的库有问题嘛？

guolingho

virtuoso可以进行数字仿真