如题，这个verilog代码怎么写

shiying0202 · 发表于 2021-7-7 22:38:31

我的芯片需要这三个信号，现在要写verilog代码，然后通过fpga产生这三个信号送给我的芯片
时钟的下降沿和RSTN与EN的沿对齐
这个写verilog的代码怎么写啊，望大神指教啊给个思路也行啊

zsftm · 发表于 2021-7-8 08:43:00

啊...难道不是用CK的下降沿产生RSTN和EN吗？EN后面上升沿看起来好像是CK上升沿产生的？或者换种做法，在你的FPGA那边这三个都是普通信号，用更高频的时钟产生。

胶地的游戏 · 发表于 2021-7-8 09:20:27

不就先写个时钟信号，然后根据这个信号跳变沿写另外两个信号吗

Mr.Jia · 发表于 2021-7-8 16:58:44

用计数器

zzj0329 · 发表于 2021-7-9 13:57:40

胶地的游戏发表于 2021-7-8 09:20
不就先写个时钟信号，然后根据这个信号跳变沿写另外两个信号吗

楼主不可能悬赏这么简单的问题，应该是要如何最简最优化的搭建出电路吧

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