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[原创] Passive Device Verilog Models For Board And System-Level Digital Simulation.pdf

发表于 2007-12-16 23:42:28 | 显示全部楼层 |阅读模式

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本帖最后由 cjsb37 于 2013-4-29 09:17 编辑

verilog datasheet

Passive Device Verilog Models For Board And System-Level Digital Simulation.pdf

91.35 KB, 下载次数: 14 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!.pdf

68.63 KB, 下载次数: 6 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Simulation and Synthesis Techniques for Asynchronous FIFO Design.pdf

120.8 KB, 下载次数: 9 , 下载积分: 资产 -2 信元, 下载支出 2 信元

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发表于 2007-12-20 15:35:00 | 显示全部楼层

too expensive.

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