virtuoso cadence 下如何将schematic导出为 flatten CDL netlist

anadesign · 发表于 2024-7-12 16:37:57

zhuxiaowu 发表于 2023-2-27 17:27
好的，谢谢。已经找到了

您好，导出的flat cdl ，subckt 端口名为什么不使用电路里的端口，而是自动生成其他的端口名

Li-iii · 发表于 2024-10-23 15:02:16

anadesign 发表于 2024-7-12 16:37
您好，导出的flat cdl ，subckt 端口名为什么不使用电路里的端口，而是自动生成其他的端口名
...

您好，我也遇到了这个情况，请问您后续解决了么

anadesign · 发表于 2024-10-25 13:28:31

Li-iii 发表于 2024-10-23 15:02
您好，我也遇到了这个情况，请问您后续解决了么

可以自己手动改回去，文件多，可以写个脚本。后面也不太需要就没再花心思了

Li-iii · 发表于 2024-10-28 10:05:45

anadesign 发表于 2024-10-25 13:28
可以自己手动改回去，文件多，可以写个脚本。后面也不太需要就没再花心思了
...

好的谢谢您

Electron_tube · 发表于 2024-12-14 12:19:21

nice！

delei0523 · 发表于 2024-12-18 16:20:11

为啥要flat cdl,设计都是层次化的了.

[求助] virtuoso cadence 下如何将schematic导出为 flatten CDL netlist