求助各位，手搭的异步逻辑，如何利用ICC只进行布局布线，不做任何优化？

liuhuaiyu · 发表于 2021-6-28 12:45:19

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我用逻辑门和触发器等stdcell 手搭了一个异步的逻辑，如何用ICC去生成版图？我可以把我的电路提取成.v网表。当然我可以手画版图，但是门有点多工作量有点大。有没有办法让ICC直接利用我的.v网表去按流程布局布线而不进行任何时序的优化？（电路本身也没有时序，功能已经通过自己手动仿真验证了）

莫名晴天 · 发表于 2021-6-28 13:45:25

read_verilog ;
create_placement -floorplan ; 这里摆完不满意可以手动调整。
leglization_placement;
route_eco

liuhuaiyu · 发表于 2021-6-28 22:28:37

莫名晴天发表于 2021-6-28 13:45
read_verilog ;
create_placement -floorplan ; 这里摆完不满意可以手动调整。
leglization_placement;

感谢回答！
请问leglization_placement; 这句话是在做什么？

solaris_pot · 发表于 2021-6-29 08:32:54

liuhuaiyu 发表于 2021-6-28 22:28
感谢回答！
请问leglization_placement; 这句话是在做什么？

把cell放row上

[求助] 求助各位，手搭的异步逻辑，如何利用ICC只进行布局布线，不做任何优化？