关于ALTLVDS RX IP的问题。

yuanqidefeng

请教各为一下，最近在仿真ALTLVDS RX，IP核的配置比较简单，通道数为2，转换因子为10。以下是我的代码：

`timescale 1ns/10ps
module lvds_rx_top(

    input                      sclk            ,
    input                      rst_n            ,   
    output  [19:0]            rx_out            ,
    output                    rx_outclock

);

wire     clk_29M        ;
wire    clk_297M    ;
wire    locked        ;
reg [1:0]    rx_in   ;

pll u_pll(
    .areset ( ~rst_n       ),
    .inclk0 ( sclk           ),
    .c0     ( clk_29M      ),
    .c1     ( clk_297M     ),
    .locked ( locked       )
);

always @(posedge clk_297M or negedge rst_n) begin
    if(rst_n == 1'b0)
        rx_in    <=    2'd0    ;
    else if(locked == 1'b1)
        rx_in    <=    2'd3  + rx_in    ;
end

lvds_rx u_lvds_rx(
    .rx_in      ( rx_in      ),
    .rx_inclock ( clk_29M ),
    .rx_out     ( rx_out     ),
    .rx_outclock ( rx_outclock )
);
endmodule

以下是我的功能仿真图：


以我的理解，lvds ip开始有初始阶段，不是真正的采样值输出，图中在第三个红线才开始稳定输出。但是，我觉得输出的数据高10位数据有问题，低十位就是r[0]的输出，只不过是先发低位，所以是0101010101共10bit，高位的话为什么不是0110011001，而是仿真中的那个结果？难道每一个通道的其实采样点不一样？希望有人能帮忙解答下，谢谢

yuanqidefeng

就是说，怎么确定采样的第一个点在哪里？

bloodtea

看了你这个仿真波形，其实就是lvds从串行数据，解出来并行数据时，寻找解串边界的问题。比如串行通道上一个bit串： b0b1b2b3……bn，解串得到并行数据时，可以是"b0……b9”，也可能是"b1……b10"，也可能是“b2……b11”，……
lvds接收时，需要通过确定解串边界，得到正确的解串结果。
一般确定解串边界的方法，都是寻找同步字，即sync code。
至于更详细的细节，可以看看关于lvds上的 sync code相关的东西。

如果想进一步，深究技术细节，可以私聊。
头像里有联系方式。

yuanqidefeng

bloodtea 发表于 2021-6-26 16:27
看了你这个仿真波形，其实就是lvds从串行数据，解出来并行数据时，寻找解串边界的问题。比如串行通道上一个 ...

谢谢您的回答，我很疑惑的是，我选了两个通道，每个通道的解串边界居然是不一样的。不确定是不是因为我没有确定解串边界，而导致的结果。

bloodtea

yuanqidefeng 发表于 2021-6-27 16:31
谢谢您的回答，我很疑惑的是，我选了两个通道，每个通道的解串边界居然是不一样的。不确定是不是因为我没 ...

多个通道的lvds，即使串行数据是对齐的，转并行出来之后，发现解串的边界也是不一样的。为了调整解串的边界，xilinx的底层原语都设计了bitslip功能。bitslip就是用来调整每个串并转换模块的边界的。

yuanqidefeng

bloodtea 发表于 2021-6-30 12:34
多个通道的lvds，即使串行数据是对齐的，转并行出来之后，发现解串的边界也是不一样的。为了调整解串的边 ...

本人写了四路的LVDS RX加对齐功能，已验证成功。谢谢

bloodtea

yuanqidefeng 发表于 2021-7-1 14:46
本人写了四路的LVDS RX加对齐功能，已验证成功。谢谢

恭喜恭喜~

bloodtea

yuanqidefeng 发表于 2021-7-1 14:46
本人写了四路的LVDS RX加对齐功能，已验证成功。谢谢

如果是demo，或者是做实验的话，基本就差不多了。
如果是做产品，需要进工厂产线批量生产，稳定性和一致性也需要花一些时间弄一弄~